PCB设计
PCB设计检查清单
📅 2024-08-01 · ⏱️ 阅读时间约 5 分钟
概述
PCB设计完成后，必须进行全面的评审和测试，确保设计的可靠性和可制造性。本文提供一份完整的PCB设计评审checklist和信号完整性测试方法。
一、PCB设计评审Checklist
1.1 原理图评审
电气连接检查
- [ ] 所有网络连接正确，无开路/短路
- [ ] 电源网络命名规范，极性标识清晰
- [ ] 关键信号有正确的上下拉电阻
- [ ] 去耦电容布局合理，靠近芯片电源引脚
- [ ] 晶振电路走线等长，远离干扰源
元器件检查
- [ ] 元器件型号、规格正确
- [ ] 封装与实际器件匹配
- [ ] 关键元器件有备份方案
- [ ] 替代料已评估并记录
设计规则检查
- [ ] 电压等级标注清晰
- [ ] 电流容量计算正确，线宽足够
- [ ] 热设计考虑充分，大功率器件有散热措施
1.2 PCB布局评审
层叠结构
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典型4层板层叠：
Top - 信号层（高速信号优先）
Inner1 - 地层（完整参考平面）
Inner2 - 电源层（分割合理）
Bottom - 信号层（低速信号/IO）
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评审要点
| 检查项 | 要求 | 优先级 |
|---|
| 层叠对称性 | 对称设计，防止翘曲 | 高 |
| 参考平面完整性 | 高速信号下方有完整GND | 高 |
| 电源分割 | 不同电压区域清晰分割 | 中 |
| 阻抗控制 | 50Ω/100Ω差分线 | 高 |
关键器件布局
高速芯片（CPU/FPGA/DDR）
- 放置在板中心，缩短走线
- 周围留出足够的去耦电容位置
- BGA器件扇出方式合理
电源模块
- 靠近负载端放置
- 输入/输出电容紧靠引脚
- 反馈走线远离噪声源
连接器
- 放置在板边缘，方便插拔
- 固定孔位置合理
- ESD器件靠近接口
1.3 布线评审
高速信号布线
差分对要求
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要求：
- 线宽/线距：按阻抗计算
- 长度匹配：≤ 5mil（DDR）/ ≤ 25mil（USB/PCIe）
- 对称走线，避免不对称stub
- 换层时在附近放置地过孔
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DDR信号布线
- [ ] 数据线（DQ）与地址/命令线分组
- [ ] 数据线长度匹配：DQ0-DQ15 ≤ 25mil
- [ ] 地址/命令线长度：CLK ± 500mil
- [ ] DQS与时钟差分对长度匹配
高速接口（USB/HDMI/PCIe）
- [ ] 差分阻抗90Ω±10%（USB）/100Ω±10%（PCIe）
- [ ] 走线长度≤6英寸（高速信号）
- [ ] 避免过孔，必要时使用背钻
电源布线
| 电源类型 | 线宽要求 | 过孔数量 | 备注 |
|---|
| 3.3V@1A | ≥ 20mil | 2个 | 常规信号 |
| 5V@2A | ≥ 40mil | 4个 | 电源主干 |
| 12V@5A | ≥ 100mil | 8个 | 大功率 |
| 大电流 | 铜皮连接 | 多过孔阵列 | 降低阻抗 |
地线设计
地平面设计原则
- 高速区域：完整地平面，无分割
- 模拟/数字地：单点连接
- 地过孔：每500mil放置一个
- 地回路：避免地回路天线
1.4 制造与装配评审
可制造性（DFM）
- [ ] 最小线宽/线距≥4mil（常规工艺）
- [ ] 孔径≥0.2mm（机械钻孔）
- [ ] 焊盘大小符合标准（阻焊开窗≥2mil）
- [ ] 丝印清晰，不覆盖焊盘
- [ ] 板厚公差：±10%
可装配性（DFA）
- [ ] 元器件间距≥10mil（手动焊接≥50mil）
- [ ] 大型器件有定位孔
- [ ] 极性器件标识清晰
- [ ] 测试点分布合理，便于探针接触
- [ ] 波峰焊方向正确
二、信号完整性测试
2.1 测试设备
| 设备 | 型号示例 | 用途 | 价格区间 |
|---|
| 示波器 | Keysight DSOX4054A | 时域波形分析 | ¥10万+ |
| 网络分析仪 | Keysight E5063A | 频域S参数测量 | ¥20万+ |
| TDR | Tektronix DSA8300 | 阻抗测量 | ¥30万+ |
| 探头 | 差分探头/有源探头 | 信号采集 | ¥1-5万 |
2.2 阻抗测试
TDR测试方法
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测试步骤：
- 校准TDR（开路/短路/负载）
- 连接被测传输线
- 设置上升时间（典型：35ps）
- 读取阻抗曲线
- 分析阻抗不连续点
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阻抗标准
| 信号类型 | 目标阻抗 | 容差 | 测试结果 |
|---|
| 单端信号 | 50Ω | ±10% | 45-55Ω ✅ |
| USB差分 | 90Ω | ±10% | 81-99Ω ✅ |
| PCIe差分 | 100Ω | ±10% | 90-110Ω ✅ |
| DDR差分 | 100Ω | ±10% | 90-110Ω ✅ |
常见阻抗问题
| 问题 | 原因 | 解决措施 |
|---|
| 过孔处阻抗下降 | 过孔电容过大 | 减少过孔焊盘，背钻 |
| 线宽变化阻抗跳变 | 蚀刻不均匀 | 控制线宽精度 |
| BGA区域阻抗低 | 密集过孔 | 优化过孔分布 |
| 连接器处阻抗不连续 | 封装寄生参数 | 选择优质连接器 |
2.3 眼图测试
测试设置
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示波器设置：
- 采样率：≥ 2.5 × 信号速率
- 时基：2-3个UI（Unit Interval）
- 触发：时钟恢复或Pattern触发
- 余辉：无限余辉模式
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眼图参数
| 参数 | 定义 | 典型要求 |
|---|
| 眼高 | 垂直张开度 | > 200mV（LVDS） |
| 眼宽 | 水平张开度 | > 0.7 UI |
| 抖动 | 水平边缘变化 | < 0.2 UI |
| 上升/下降时间 | 10%-90% | 0.3-0.7 UI |
USB3.0眼图测试示例
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测试条件：
- 信号速率：5 Gbps
- 测试码型：PRBS-7
- 测试点：TP1（近端）/ TP2（远端）
结果：
- 眼高：350mV ✅（>150mV）
- 眼宽：0.85 UI ✅（>0.6 UI）
- 抖动：0.12 UI ✅（<0.3 UI）
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2.4 时序测试
建立/保持时间测试
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测试方法：
- 使用双通道示波器
- 通道1：时钟信号
- 通道2：数据信号
- 测量setup time（数据到时钟沿）
- 测量hold time（时钟沿后数据稳定）
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DDR时序测试
| 参数 | 规格 | 测试值 | 结果 |
|---|
| tDS (DQ setup) | ≥ 100ps | 150ps | ✅ |
| tDH (DQ hold) | ≥ 100ps | 180ps | ✅ |
| tDQSQ | ≤ 150ps | 120ps | ✅ |
| tQH | ≥ 0.38 tCK | 0.45 tCK | ✅ |
2.5 EMC预测试
辐射发射测试
测试设置
- 天线距离：3m或10m
- 频率范围：30MHz - 1GHz
- 限值：CISPR 22 Class B
常见问题与解决
| 频率点 | 可能原因 | 解决措施 |
|---|
| 30-100MHz | 电缆辐射 | 屏蔽电缆，磁环 |
| 100-300MHz | 电源噪声 | 增加滤波，优化地平面 |
| 300MHz-1GHz | 高速信号 | 端接匹配，屏蔽罩 |
传导发射测试
- 频率范围：150kHz - 30MHz
- 测试端口：电源端口
- 限值：CISPR 22 Class B
三、测试报告模板
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PCB信号完整性测试报告
基本信息
- 板名：________
- 版本：________
- 测试日期：________
- 测试人员：________
阻抗测试结果
| 信号 | 目标(Ω) | 实测(Ω) | 偏差 | 结果 |
|---|
| DDR_CLK | 100 | 98.5 | -1.5% | ✅ |
| USB_DP/DM | 90 | 91.2 | +1.3% | ✅ |
眼图测试结果
| 信号 | 眼高(mV) | 眼宽(UI) | 结果 |
|---|
| USB3.0 | 350 | 0.85 | ✅ |
结论
□ 通过 □ 需改进
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四、最佳实践总结
4.1 设计阶段
- 仿真先行：关键信号进行SI仿真
- 层叠规划：提前计算阻抗，确定层叠
- 规则约束：设置DRC规则，自动检查
- 评审制度：多级评审，避免遗漏
4.2 测试阶段
- 原型验证：首板全面测试
- 问题定位：使用TDR定位阻抗不连续
- 迭代优化：根据测试结果优化设计
- 量产监控：批量生产时抽样测试
最后更新: 2024-08-01