概述
电源完整性（Power Integrity, PI）是高速数字电路设计的关键。本文介绍PDN（电源分配网络）设计和电源完整性测试方法。
一、电源完整性基础
1.1 什么是电源完整性
理想电源：恒定电压，零阻抗
实际电源：存在噪声、波动、阻抗
电源完整性目标：
- 控制电源噪声 < 5% Vcc
- 降低PDN阻抗
- 确保各芯片供电质量
1.2 电源噪声来源
| 噪声源 | 频率范围 | 来源 | 抑制方法 |
|---|---|---|---|
| 开关噪声 | kHz-MHz | DC-DC开关 | 滤波、屏蔽 |
| 瞬态噪声 | MHz-GHz | 数字芯片开关 | 去耦电容 |
| 纹波噪声 | kHz | 整流残留 | LC滤波 |
| 地弹噪声 | MHz | 地线阻抗 | 优化地平面 |
| 串扰噪声 | MHz-GHz | 耦合 | 隔离、屏蔽 |
1.3 PDN阻抗模型
Lvia Lplane Lvia
VRM ──┬────■■■■────┬────■■■■────┬────■■■■────┬── IC
│ │ │ │
══ Cbulk ══ Cbulk ══ Cbulk ══ Cdec
│ │ │ │
GND GND GND GND
PDN阻抗 = ESL + ESR + 电容阻抗
目标：在芯片工作频段内，PDN阻抗 < 目标阻抗
二、PDN设计
2.1 目标阻抗计算
公式：
Ztarget = (Vdd × ripple%) / Imax
示例：
- Vdd = 1.0V
- ripple = 5%
- Imax = 10A
Ztarget = (1.0 × 0.05) / 10 = 5mΩ
2.2 去耦电容选择
电容类型对比
| 类型 | 容值 | ESL | ESR | 有效频段 | 应用 |
|---|---|---|---|---|---|
| 电解电容 | 100-1000μF | 高 | 高 | <100kHz | 储能 |
| 钽电容 | 10-470μF | 中 | 中 | 100kHz-1MHz | 储能 |
| 陶瓷电容(X7R) | 0.1-10μF | 低 | 低 | 1-50MHz | 去耦 |
| 陶瓷电容(0402) | 0.01-0.1μF | 很低 | 很低 | 50-200MHz | 高频去耦 |
| MLCC(0201) | 100pF-0.01μF | 极低 | 极低 | >200MHz | 高频 |
去耦电容配置策略
典型配置（以1.0V/10A为例）：
Bulk电容（储能）：
- 470μF × 2 (钽电容)
- 位置：靠近电源输入
中频去耦：
- 10μF × 10 (X7R 0805)
- 位置：芯片周围
高频去耦：
- 0.1μF × 20 (X7R 0402)
- 位置：每个电源引脚
超高频去耦：
- 0.01μF × 10 (0201)
- 位置：BGA下方
电容并联谐振
注意：不同容值电容并联可能产生谐振峰
解决方案：
1. 选择ESR相近的电容
2. 中间加过渡容值
3. 避免容值相差10倍以上直接并联
推荐配比：
100μF : 10μF : 1μF : 0.1μF : 0.01μF
2.3 PCB设计要点
电源层叠
8层板推荐层叠：
L1: Top - 信号（高速）
L2: GND - 完整地平面
L3: PWR - 电源平面
L4: GND - 地平面
L5: PWR - 电源平面
L6: GND - 地平面
L7: PWR - 电源平面
L8: Bottom - 信号（低速）
关键：
- 电源/地层成对出现
- 相邻层间距 < 3mil（提高电容）
- 避免电源层分割过多
电源岛设计
多电压系统：
┌─────────────────────────────┐
│ ┌─────┐ ┌─────┐ ┌─────┐ │
│ │1.0V │ │1.8V │ │3.3V │ │
│ │Core │ │IO │ │Analog│ │
│ └──┬──┘ └──┬──┘ └──┬──┘ │
│ │ │ │ │
│ ┌──┴────────┴────────┴──┐ │
│ │ 地层 │ │
│ └─────────────────────────┘ │
└─────────────────────────────┘
注意事项：
- 敏感模拟电源远离数字电源
- 分割处单点连接
- 避免跨分割走线
三、电源完整性测试
3.1 测试设备
| 设备 | 用途 | 关键参数 |
|---|---|---|
| 示波器 | 时域噪声测量 | 带宽≥500MHz |
| 频谱分析仪 | 频域噪声分析 | 频率范围 |
| 网络分析仪 | PDN阻抗测量 | 端口数、频率 |
| 电流探头 | 电流测量 | 带宽、量程 |
| 近场探头 | EMI定位 | 频率范围 |
3.2 电源噪声时域测试
测试设置
正确测量方法：
1. 使用短地线或接地弹簧
2. 探头带宽：全带宽或限制20MHz
3. 耦合方式：AC或DC
4. 采样率：≥2GSa/s
5. 时基：适当，观察多个周期
连接方式：
探头尖端 ─→ 电源测试点
接地环 ───→ 就近接地点（<1cm）
纹波测量
测量条件： - 负载：满载 - 输入：标称电压 - 温度：常温
结果分析：
规格：纹波 < 50mVpp
实测波形：
╱╲ ╱╲ ╱╲
────╱ ╲────╱ ╲────╱ ╲────
╲╱ ╲╱ ╲╱
测量结果：
- Vpp = 35mV ✅
- Vrms = 8mV
- 频率：500kHz（开关频率）
瞬态响应测试
测试方法：
1. 设置电子负载
2. 负载电流：10% ↔ 90% 阶跃
3. 测量电压跌落/过冲
4. 测量恢复时间
判定标准： | 参数 | 要求 | 典型值 | |------|------|--------| | 电压跌落 | < 5% | 3% | | 过冲 | < 5% | 2% | | 恢复时间 | < 100μs | 50μs |
3.3 PDN阻抗测试
2端口网络分析仪法
测试设置：
┌──────────┐
Port1 ─┤ 去嵌夹具 ├─┬── PDN ──┬─┤
└──────────┘ │ │ │
GND GND│
│
┌──────────┐ │ │ │
Port2 ─┤ 去嵌夹具 ├─┴─────────┴─┘
└──────────┘
校准：
1. 开路校准（Open）
2. 短路校准（Short）
3. 负载校准（Load）
4. 直通校准（Thru）
阻抗曲线分析
典型PDN阻抗曲线：
阻抗(Ω)
│
│ ╱╲
│ ╱ ╲ ← 并联谐振峰
│ ╱ ╲
│───╱ ╲──────────
│ ╱ ╲
│ ╱ ╲
│╱ ╲_______
└────────────────────────→ 频率
1M 10M 100M 1G
频段分析：
- <1MHz：Bulk电容主导
- 1-50MHz：陶瓷电容主导
- 50-200MHz：PCB平面电容
- >200MHz：芯片内去耦
3.4 频域噪声分析
FFT分析
设置：
- 时域采集足够长数据
- 开启FFT功能
- 设置合适的频率范围
- Hanning窗函数
分析内容：
1. 开关频率及其谐波
2. 突发噪声频率
3. 时钟耦合频率
4. 谐振频率
频谱分析
使用频谱分析仪：
设置：
- 频率范围：1kHz - 1GHz
- RBW：自动或10kHz
- 扫描时间：自动
- 检波方式：RMS/Peak
典型噪声频谱：
幅度
│ │ │ │
│ │ │ │ ← 开关谐波
│───┼──┼────┼────────
│ ╱│ │╲ │
│ ╱ │ │ ╲ │ ← 宽带噪声
│╱ │ │ ╲ │
└──────────────────→ 频率
Fsw Fclock
四、问题诊断与解决
4.1 常见电源问题
问题1：纹波过大
症状：纹波 > 5% Vcc
原因分析： - 滤波电容不足 - 电容ESR过大 - 电感饱和 - 布局问题
解决措施：
1. 增加输出电容
2. 更换低ESR电容
3. 检查电感规格
4. 优化PCB走线（缩短、加粗）
问题2：瞬态响应差
症状：负载突变时电压跌落大
原因分析： - 控制环路带宽低 - 输出电容不足 - PCB阻抗大
解决措施：
1. 优化环路补偿
2. 增加陶瓷电容
3. 缩短电源走线
4. 使用更低ESL的电容
问题3：高频噪声
症状：>100MHz噪声严重
原因分析： - 去耦不足 - 电源平面谐振 - 信号耦合
解决措施：
1. 增加高频去耦电容（0201）
2. 优化电源层叠
3. 增加铁氧体磁珠
4. 隔离敏感区域
4.2 仿真验证
仿真工具
| 工具 | 厂商 | 功能 | 适用阶段 |
|---|---|---|---|
| SIwave | Ansys | PDN阻抗、谐振 | 设计阶段 |
| PowerSI | Cadence | 电源完整性 | 设计阶段 |
| HyperLynx | Mentor | PI/SI协同 | 设计阶段 |
| ADS | Keysight | 电路级仿真 | 方案阶段 |
仿真流程
1. 导入PCB设计文件
2. 设置器件模型（VRM、电容）
3. 定义仿真端口
4. 运行阻抗仿真
5. 分析结果，优化设计
6. 验证优化效果
五、设计检查清单
5.1 原理图检查
- [ ] VRM选型正确，满足电流需求
- [ ] 去耦电容配置合理（容值、数量）
- [ ] 滤波电路（LC/RC）设计正确
- [ ] 电源时序满足芯片要求
- [ ] 有必要的保护和监测电路
5.2 PCB检查
- [ ] 电源/地层完整，分割合理
- [ ] 去耦电容靠近芯片电源引脚
- [ ] 电源走线宽度满足电流要求
- [ ] 避免跨分割走线
- [ ] 敏感模拟电源隔离
5.3 测试验证
- [ ] 静态电压测试
- [ ] 负载调整率测试
- [ ] 纹波噪声测试
- [ ] 瞬态响应测试
- [ ] PDN阻抗测试
- [ ] 高温/低温测试
六、最佳实践
6.1 设计原则
- 分区供电：不同功能区域独立供电
- 层次化去耦：多频段去耦策略
- 就近原则：去耦电容尽可能靠近负载
- 完整性优先：保证电源平面完整
6.2 测试原则
- 全频段覆盖：从DC到GHz都要关注
- 多工况测试：静态、动态、边界条件
- 对比验证：仿真与实测对比
- 问题复现：偶发问题要可复现
最后更新: 2024-09-01